模数转换器参数手册。

模数转换器（Analog-to-Digital Converter，ADC）把一个连续变化的电压变成一串离散的数字码。整个过程可以拆成三步：采样按固定的时间间隔抓取电压的瞬时值；保持把抓到的值冻住，给后级留出比较的时间；量化与编码把冻住的电压和一组参考电平比较，落在哪个区间就输出对应的码。

三步里藏着两种彼此独立的近似。采样把时间离散化，代价是高于半个采样率的分量会折叠成假的低频信号，称为混叠。量化把幅度离散化，代价是每次转换都带着最多半个台阶的误差，称为量化噪声。数据手册里几乎所有的参数，都是在描述这两种近似有多粗、它们在什么条件下会恶化、以及芯片为此付出了多少功耗和成本。

这本手册从哪里来。

参数清单取自立创商城「模数转换芯片 ADC」品类的筛选栏。那一栏共有 24 个维度，从分辨率、采样率一直到封装和包装方式。这些维度是采购网站认为一个工程师在选型时会用来缩小范围的全部条件，因此也是学习 ADC 参数最贴近实战的一份大纲。筛选栏没有、但读数据手册必须看懂的几个指标，例如总谐波失真、信纳比、有效位数和无杂散动态范围，作为补充一并收入，在第 7 章的卡片上标注 DATASHEET ONLY。

怎么用这些图。

每张交互图左边是绘图区，右边是控制条和读数表。拖动滑块，图和读数即时更新。读数中蓝色表示这个量处于正常范围，橙色表示它已经越界，比如出现了混叠、丢码或削波。右上角的 RESET 恢复默认参数。图下方的 TRY 提示给出两三条具体的操作和预期看到的现象，按着做一遍比读定义有效得多。

第 1 到 3 章讲一个 ADC 的核心：它做什么、什么叫准。第 4 章解释为什么会有四种截然不同的架构。第 5、6 章讲芯片两端的模拟前端和数字接口。第 7 章把全部参数收拢成可查阅的字典，每张卡片都能跳回对应的实验。

采样：时间上的离散化。

采样率 f_s 是每秒完成的转换次数，单位写作 SPS（samples per second），采购网站常直接用 Hz。奈奎斯特采样定理说，只要 f_s 高于信号最高频率的两倍，离散样本就完整保留了原信号的信息。反过来，任何高于 f_s/2 的分量都会被折叠到低频，折叠后的频率是：

混叠一旦发生就无法事后去除，因为折叠后的假信号和真正的低频信号在样本里看起来一模一样。工程上的做法是在 ADC 前面放一个抗混叠低通滤波器，先把 f_s/2 以上的分量压掉。实际的滤波器有过渡带，所以采样率通常取信号带宽的 5 到 10 倍，留出余量；另一条路是先用远高于需要的速率采样，再用数字滤波器把带外噪声滤掉后降速，这正是第 4 章 Sigma-Delta 架构的思路。

量化：幅度上的离散化。

N 位 ADC 把从 0 到基准电压 V_REF 的满量程切成 2^N 份，每一份是一个最低有效位（least significant bit，LSB）：

12 位、3.3 V 基准的组合下，一个 LSB 约为 0.806 mV。量化后的输出永远是台阶中心的电压，真实输入和它的差在正负半个 LSB 之间均匀分布，均方根值是 LSB/√12。把这个噪声和一个满幅正弦的功率相比，就得到理想 ADC 的信噪比：

12 位对应约 74 dB，16 位约 98 dB。这是理论上限，实际芯片都达不到，差距的来源在第 3 章。要记住的是分辨率只说明"能分多细"，不说明"分得准"，分得准不准由第 2 章的静态参数和第 3 章的动态参数决定。

基准电压是标尺。

V_REF 同时决定满量程和 LSB，等于 ADC 的刻度尺。刻度尺本身的误差会原封不动地进入每一次转换：基准偏高 0.1%，所有读数就一起偏低 0.1%；基准上有噪声，每个样本就多一份噪声。筛选栏里的"基准电压源"一列分内置和外置，第 5 章用一张图算它的温漂折合掉了几位。

对照筛选栏。

分辨率一列从 3.5 位起步。带小数的位数来自数字面板表专用 ADC，"3.5 位"表示能显示 0 到 1999，最高位只能是 0 或 1，算半位。采样率一列里出现 1 Hz、1.17 Hz 这种值，不是芯片慢得离谱，而是 Sigma-Delta 型的输出数据率：它内部以几百 kHz 采样，经数字滤波和抽取后每秒才输出一两个结果，换来 24 位的精度。

把输入电压慢慢从零升到满量程，记录每一个输出码在哪个电压翻转，就画出了 ADC 的传输曲线。理想曲线是一段等宽的阶梯，每级恰好 1 LSB 宽。真实芯片的阶梯会整体平移、整体倾斜、局部忽宽忽窄，数据手册用四个静态参数分别描述这些偏差，单位都是 LSB。

失调误差（offset error）是整条阶梯的平移：输入为零时输出不是零码。增益误差（gain error）是阶梯整体的倾斜：斜率与理想值的偏差，常以满量程的百分比给出。这两项可以在系统里用两点标定消掉，所以手册把它们和线性度分开，线性度指标在计算时先把它们剔除。

微分非线性（differential nonlinearity，DNL）是每个码的实际台阶宽度与 1 LSB 的差，它是局部量，一码一个值。积分非线性（integral nonlinearity，INL）是每个转换点偏离理想直线的距离，它是 DNL 沿码累计的结果，反映整条曲线的弯曲程度。手册给的是全部码里绝对值最大的那个。计算 INL 时"理想直线"有两种取法：端点法把首末两个转换点连线，最佳拟合法用最小二乘拟合，后者数值通常小一半，读手册时要看清用的是哪一种。

DNL 有两个硬性阈值。当某个码的台阶宽度收缩到零，DNL 等于 -1 LSB，这个码永远不会出现在输出里，称为丢码（missing code）。当 DNL 全部大于 -1 LSB 时，输入变大输出码就不会变小，称为单调（monotonic）。闭环控制里非单调的 ADC 会让环路在某个点附近来回抖动，所以控制类应用的手册会单独承诺"no missing codes"。

怎么读手册上的数字。

INL 为正负 1 LSB 对 12 位芯片意味着 244 ppm 的非线性，对 16 位芯片只有 15 ppm，同样的 LSB 数在高分辨率下是更严的要求。手册给典型值和最大值两栏，设计按最大值算，典型值只用来估计良率。失调和增益误差还各自有温漂一栏，单位 ppm/C 或 µV/C，室温标定过的系统在温度变化后仍会漂，漂多少由这一栏决定，筛选栏的"工作温度"就是这些指标成立的范围。

静态参数用缓慢变化的直流电平测。真实信号是变化的，芯片在变化的输入下表现如何，要用一个纯净的满幅正弦作输入，对输出做快速傅里叶变换（FFT），在频谱上读。理想情况下频谱里只有一根基波，其余全是平坦的量化噪底；实际频谱里会多出谐波、杂散和抬高的噪底，动态参数就是对这些东西的分类计量。

信噪比（SNR）是基波功率与噪声功率之比，噪声不含谐波。总谐波失真（THD）是 2 到 5 次谐波功率之和与基波之比，反映传输曲线的弯曲。信纳比（SINAD）把噪声和谐波合在一起与基波比，是"这颗芯片总共糟蹋了多少信号"的一个数。无杂散动态范围（SFDR）是基波与频谱里最强的一根杂散之比，不管那根杂散是谐波还是别的干扰。有效位数（ENOB）由 SINAD 反推：

ENOB 是评价真实精度最诚实的一个指标：标称 16 位而 ENOB 只有 13 位的芯片很常见，它的意思是这颗芯片在动态条件下的表现和一颗理想的 13 位芯片一样。立创筛选栏只有"信噪比"一列，而且混进了负值 dB，那是把 THD 或串扰录进了同一列；读手册时要看全套。

为什么达不到 6.02N + 1.76。

量化噪声只是噪底的下限。之上叠着电阻和晶体管的热噪声、基准电压的噪声，以及采样时钟的抖动（jitter）。抖动是采样时刻的随机偏差，它对一个正在快速变化的输入取样时，时间上的一点误差就换算成电压上的一大块误差，斜率越大越严重。均方根抖动 t_j 单独造成的信噪比上限是：

输入 10 MHz、抖动 1 ps 时这个上限是 84 dB，已经低于 14 位的量化极限。所以高速 ADC 的手册总是要求外置低抖动时钟，筛选栏里"时钟/振荡器"分内置和外置、"时钟频率"给出上限，背后就是这笔账。

各指标对什么敏感。

指标	计入	排除	主要由什么决定
SNR	基波、噪底	谐波	位数、热噪声、抖动、基准噪声
THD	2 到 5 次谐波	噪底、非谐波杂散	传输曲线的弯曲，即 INL
SINAD	噪底、谐波	无	以上两者之和
SFDR	最强的一根杂散	其余全部	最坏的一个非线性或干扰源
ENOB	由 SINAD 换算	无	同 SINAD

做这种测量时输入频率要选成采样率的整数分之一以外的"相干"值，让记录长度里刚好容纳整数个周期，否则频谱泄漏会把基波能量摊到相邻的 bin 里，读出的 SNR 偏低。FIG_04 里的输入频率已经自动贴齐到相干 bin，读数下方的小字给出实际使用的频率。

第 1 到 3 章描述的是任何 ADC 都要满足的指标，没有说它内部怎么把电压变成码。这一步的电路结构称为架构，它决定了速度、分辨率、功耗、延迟和价格的大致落点。四种主流架构各自占据一片地盘，彼此重叠不多：要快用 Flash 或 Pipeline，要省用 SAR，要准用 Sigma-Delta。选型时先由信号带宽和所需精度定下架构，再在架构之内比较具体型号，比反过来做省力得多。

SAR：二分搜索。

逐次逼近寄存器（successive approximation register，SAR）架构只用一个比较器，配一个 N 位 DAC。转换开始先把最高位置 1，DAC 输出满量程的一半，和采样保持住的输入比较：输入更高就保留这一位，否则清零。然后对下一位重复同样的动作。每个时钟决定一位，N 个时钟后得到完整的码，这就是一次二分搜索。

SAR 的转换时间固定，和输入无关；转换结束当即可读，没有流水延迟；不转换时几乎不耗电，功耗随采样率线性变化。这些性质让它成为 MCU 内置 ADC 和通用数据采集的默认选择，8 到 18 位、几 kSPS 到几十 MSPS 都有。它的输入端是一个采样电容，前级必须在采集窗口内把电容充到位，第 5 章的输入建立问题主要针对它。

Flash：所有比较器同时上。

SAR 用一个比较器比 N 次，并行比较（flash）反过来，用 2^N - 1 个比较器比一次：电阻分压梯产生 2^N - 1 个阈值电压，输入同时和全部阈值比较，高于阈值的比较器输出 1。输出是一串从下往上连续的 1，叫温度计码，一个优先编码器把它变成 N 位二进制。整个过程只要一个时钟周期，所以 Flash 是所有架构里最快的，示波器前端和光通信接收机用它做到每秒几十亿次。

代价是比较器的数量随位数指数增长：6 位要 63 个，8 位要 255 个，10 位要 1023 个。每个比较器都要面积、偏置电流和一份参考电压，而且比较器之间的失调必须小于半个 LSB，位数一高就做不到。所以商用 Flash 停在 8 位上下，更高分辨率的高速转换把它当作子级来用。

Pipeline：把一次转换拆成几段流水。

流水线（pipeline）架构把 N 位拆成若干级，每级只做 1 到 4 位的粗量化，把量化后剩下的残差放大后交给下一级继续量化，最后把各级结果拼起来。每一级都有自己的采样保持，所以多个样本可以同时处在不同的级里：第一级在处理最新的样本，最后一级在收尾几个周期前的样本。吞吐率由单级的速度决定，接近 Flash，分辨率却可以做到 12 到 16 位。

代价是延迟：一个样本从进入到出码要走过全部级数，通常是几个到十几个时钟周期。做通信中频采样、视频、雷达这类连续流处理时延迟无所谓，做闭环控制时就要把它算进环路里。Pipeline 的功耗随时钟基本不变，低采样率下不如 SAR 省电。

Sigma-Delta：用速度换精度。

前三种架构都是"每采一次样，就尽力把这个样本量化准"。Sigma-Delta 反其道而行：用一个只有 1 位或几位的粗量化器，以远高于信号带宽的速率采样，把量化误差通过反馈环路推到高频，再用数字滤波器把高频噪声连同带外信号一起滤掉，最后把数据率降下来。过采样率 OSR 是调制器时钟和输出数据率的比值。

过采样本身只把量化噪声均匀摊到更宽的频带上，OSR 每翻倍带内噪声只降 3 dB。噪声整形才是关键：一阶调制器的噪声传递函数在低频趋近于零，OSR 翻倍时带内噪声降 9 dB，折合 1.5 位；二阶降 15 dB，折合 2.5 位。因此一个 1 位的量化器，配 256 倍过采样和二阶整形，带内可以做到 16 位以上。

Sigma-Delta 的输出数据率等于调制器时钟除以 OSR，这就是筛选栏里出现 1 Hz 到几 Hz 采样率的原因：它们是称重、温度、电能计量用的 24 位芯片，内部仍以几十到几百 kHz 工作。数字滤波器的群延迟很长，可达几十个输出周期，切换通道后要等滤波器重新建立才能读到有效数据。

四种架构对照。

架构	典型速度	典型分辨率	延迟	典型应用
Flash	100 MSPS 到 10 GSPS	4 到 8 位	1 个时钟	示波器、光通信、Pipeline 子级
Pipeline	10 MSPS 到 1 GSPS	10 到 16 位	几个到十几个时钟	通信中频、视频、雷达
SAR	1 kSPS 到 20 MSPS	8 到 18 位	无	MCU、通用数采、电机、电池
Sigma-Delta	1 SPS 到 1 MSPS 输出	16 到 32 位	几十个输出周期	称重、温度、电能、音频

对照筛选栏。

"ADC 架构"一列就是本章的四个名字。"时钟频率"对 SAR 型意味着采样率上限约等于时钟除以 N 再扣掉采集时间，对 Sigma-Delta 型是调制器时钟，除以 OSR 才是输出数据率。功能特性里的"可编程抽取率"是可以改 OSR 的 Sigma-Delta 芯片，让用户在速度和精度之间自己取舍；"内置数字滤波器"是做抽取的那一级，它的类型（sinc3、sinc4 或 FIR）决定了对工频干扰的抑制和建立时间。

ADC 的输入引脚后面不是一个理想的电压表。它有自己的满量程、共模范围、采样电容和参考电压，而传感器送来的信号往往幅度很小、带着干扰、内阻很高。让这两边匹配起来的电路叫模拟前端，筛选栏里"差分输入"、"可变增益"、"基准电压源"和"内置输入缓冲器"四项说的都是芯片替你把前端的哪一部分做进了片内。

单端与差分。

单端输入测的是一个引脚对地的电压。差分输入测的是两个引脚之间的电压差，同时出现在两个引脚上的成分叫共模，被相减抵消。地线上的压降、电源耦合进来的工频、长线拾取的干扰都以共模形式出现，差分输入对它们的抑制能力用共模抑制比（CMRR）衡量，通常有 80 到 100 dB。差分输入的满量程也是单端的两倍：两端各自在 0 到 V_REF 之间摆动，差值在 -V_REF 到 +V_REF 之间，动态范围多出一位。桥式传感器、长线传输和工业现场几乎都用差分。

小信号与可编程增益。

热电偶输出几十毫伏，应变片全桥输出只有满量程的千分之几。把这样的信号直接送进 3.3 V 满量程的 12 位 ADC，只用得到几个码，分辨率大部分浪费了。可编程增益放大器（programmable gain amplifier，PGA）先把信号放大到接近满量程再转换，让全部位数都派上用场。片内 PGA 省掉外部运放和它的失调、温漂与布线。

增益不是免费的。放大器自身的输入噪声也被同样放大，所以手册按增益档分别给噪声和有效位数，高增益档的有效位数总是更低。增益还会压缩共模范围和带宽。选增益的原则是让最大信号刚好不削波，再留一点余量。

采样电容与建立时间。

SAR 型 ADC 的输入是一个开关加一个采样电容 C_SH，典型值几皮法到几十皮法。采集窗口打开时开关闭合，电容通过源阻抗 R_S 和开关电阻 R_SW 向输入电压充电；窗口关闭后电容上的电压就是被转换的值。充电是指数过程，要充到离终值只差半个 LSB 才不损失精度，所需时间是：

12 位时对数项约为 9，16 位约为 11.8。源阻抗 1 kΩ、电容 10 pF 时建立只要一两百纳秒；源阻抗 100 kΩ 就要接近 10 µs，超过大多数 SAR 的采集窗口。解决办法有三个：延长采集时间，用低阻抗的运放驱动，或者选带"内置输入缓冲器"的芯片，让片内缓冲器隔开采样电容和外部电路。

基准：内置还是外置。

基准电压是 ADC 的标尺，它的每一点误差都按比例进入每一个转换结果。基准有两项主要指标：初始精度，即出厂时标称值的偏差，以百分比给出，可以在系统里标定掉；温度系数，以 ppm/C 给出，随温度漂移，标定不掉。片内基准一般 20 到 100 ppm/C，独立的外置基准芯片能做到 1 到 5 ppm/C，代价是多一颗芯片和它的功耗。

算一笔账。一颗 24 位 ADC 配 50 ppm/C 的内置基准，温度变化 30 C，基准漂了 1500 ppm，相当于满量程的 0.15%。24 位的一个 LSB 只有满量程的六千万分之一，1500 ppm 折合约 25000 个 LSB，也就是 log₂(25000) 约 14.6 位。24 位的芯片在这种温度变化下只剩不到 10 位的绝对精度。同样的漂移放在 12 位的芯片上只折合 6 个 LSB，丢掉 2.6 位。分辨率越高，对基准的要求越苛刻。

对照筛选栏。

"差分输入"分是与否，做桥式传感器和工业现场选是。"可变增益"分支持与不支持，信号幅度低于满量程十分之一时选支持，并按手册核对高增益档的有效位数。"基准电压源"分内置、外置和两者皆可，绝对精度要求高于 0.1% 或温度范围宽的场合选可以外接的型号。"内置输入缓冲器"是功能特性里的一项标签，源阻抗高于 10 kΩ 又不想加外部运放时选它。

ADC 产生的数字码要送到处理器才有用，而处理器那边只有有限的引脚和有限的总线速度。通道数、采样率和位宽三者相乘就是每秒必须搬走的比特数，这个数字常常比转换本身更早成为瓶颈。多通道芯片还有一个转换以外的问题：各通道是同时采的，还是轮流采的。

数据率算术。

接口只认字节，所以先把位宽向上取整到 8 的倍数：12 位和 16 位都占 2 个字节，18 位和 24 位占 3 个字节。再乘通道数和每通道采样率，再乘协议开销：SPI 的开销是每帧的片选和命令字，I2C 是地址、应答位和起止条件，JESD204B 是 8b/10b 编码和帧同步字符。

16 位、4 通道、每通道 100 kSPS，开销取 1.25，需要 8 Mbit/s。I2C 最快的模式 3.4 Mbit/s 装不下，SPI 以 50 MHz 时钟能装下六倍。到了 14 位 250 MSPS 的中频采样，需求是 4 Gbit/s 以上，串行外设一个都不剩，只有并行总线、LVDS 或 JESD204B。

接口一览。

接口	典型上限	引脚	常配的 ADC
I2C / SMBus	100 kbit/s 到 3.4 Mbit/s	2	低速监测，几十 SPS 到几 kSPS
UART	3 Mbit/s	2	带 MCU 的模块化 ADC
I3C	12.5 Mbit/s	2	传感器集线，I2C 的升级
SPI	50 Mbit/s 上下	3 到 4	SAR 与 Sigma-Delta 的主流接口，到几 MSPS
并行 CMOS	位宽 × 100 MHz	N + 时钟	几十 MSPS 的 Pipeline
LVDS	每对 1 Gbit/s	每对 2	100 MSPS 级 Pipeline
JESD204B	每通道 12.5 Gbit/s	每通道 2	GSPS 级，多片同步

复用采样与同步采样。

多通道芯片有两种做法。复用型只有一个转换核心，前面接一个多路开关，各通道轮流进入：通道越多，每路分到的采样率越低，相邻通道的采样时刻相差 1/(f_s × 通道数)。同步采样型每路有独立的采样保持，甚至独立的转换核心，一个触发边沿让所有通道在同一瞬间采样。

时刻差在直流和慢变信号上无所谓，在需要比较通道间相位的场合就是误差本身。三相电流的功率因数、振动的多轴合成、IQ 解调的正交性，都要求通道间的时刻差远小于信号周期。时刻差 Δt 在信号频率 f 下折合的相位误差是 360 × f × Δt 度：三通道 10 kSPS 的复用型测 400 Hz 的三相电流，第三路晚采 67 µs，相位差近 10 度。这种场合要选功能特性里带"同步触发"的芯片，或者在软件里按已知的时延做相位补偿。

缓存与触发。

"FIFO 缓存"让 ADC 先把一批结果存在片内，处理器不必每个样本都及时来取，可以隔一段时间成批读走，降低中断频率，也让采样节拍不受总线忙闲影响。"同步触发"是一根外部信号线，一个边沿同时启动一片或多片 ADC 的转换，多片级联时靠它对齐所有通道。两者都不改变转换指标，改变的是系统能不能把指标用出来。

对照筛选栏。

"通道数"要和采样方式一起看，复用型的采样率要除以通道数才是每路的值。"接口类型"按本章的数据率算术筛，串行接口装不下就转向并行、LVDS 或 JESD204B。"时钟/振荡器"分内置和外置，多片同步和低抖动要求高时选外置。功能特性里的"同步触发"和"FIFO 缓存"分别解决相位对齐和总线节拍两个问题。

下面是立创商城筛选栏 24 个维度的全部卡片，加上 8 个手册专有参数，按七组排列。每张卡片给出定义、为什么重要、筛选栏上出现的取值，以及能跳回哪张实验图。取值后标注"节选"的，是筛选栏只展示了前十项的列。带 DATASHEET ONLY 标签的参数在采购网站上筛不到，但在数据手册里必看。